AMD K5 User Manual Page 3
- Page / 100
- Table of contents
- BOOKMARKS
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iii
18522F/0—Jan1997 AMD-K5 Processor Data Sheet
PRELIMINARY INFORMATION
Contents
1 AMD-K5™ Processor Features . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.1 Redefining the Next Generation . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.2 High-Performance Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
1.3 Compatibility . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
3 Ordering Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
4 Architectural Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
4.1 Superscalar RISC Core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
4.2 Out-of-Order Execution . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
4.3 Register Renaming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
4.4 64-Bit Data Bus Interface Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
4.5 Innovative x86 Instruction Predecoding . . . . . . . . . . . . . . . . . . . 7
4.6 Cache Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
4.7 Branch Prediction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
4.8 Unique x86 Instruction Conversion and Decoding . . . . . . . . . . 9
4.9 Reorder Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
4.10 Register File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
4.11 The Right Combination—Compatibility and Performance . . 11
5 CPU Identification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
6 Logic Symbol Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
7 Signal Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
A31–A5/A4–A3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
A20M
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
ADS
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
ADSC
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
AHOLD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
AP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
APCHK
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
BE7
–BE0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
BF (Model 0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
BF1–BF0 (Model 1 and Model 2) . . . . . . . . . . . . . . . . . . . . . . . . 16
BOFF
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
BRDY
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
BRDYC
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
BREQ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
BUSCHK
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
CACHE
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
CLK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
D/C
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
D63–D0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
- Data Sheet 1
- Trademarks: 2
- Contents 3
- 10.4 RESET, TCK, TRST 6
- List of Figures 7
- List of Tables 9
- 18522F/0—Jan1997 10
- PRELIMINARY INFORMATION 10
- 1 AMD-K5™ Processor Features 11
- 1.2 High-Performance Design 12
- 1.3 Compatibility 12
- Revision History 13
- 2 Block Diagram 14
- 3 Ordering Information 15
- 4 Architectural Introduction 16
- 4.3 Register Renaming 17
- 4.6 Cache Architecture 18
- 4.7 Branch Prediction 19
- 4.9 Reorder Buffer 20
- 4.10 Register File 21
- 5 CPU Identification 22
- 6 Logic Symbol Diagram 23
- 7 Signal Descriptions 24
- AMD-K5 Processor Data Sheet 35
- Table 2. Output Pins 35
- Table 3. Input/Output Pins 36
- Table 4. Test Pins 36
- Table 5. Bus Cycle Definition 36
- Table 6. Special Cycles 37
- 8 Processor Operation 38
- 8.3 Cache Protocol 41
- 8.4 Data Cache Coherency 42
- 8.5 External Bus Description 46
- 8.6 Bus Cycles 48
- 8.7 System Management Mode 61
- Table 12. SMM Save Area Map 62
- 8.8 Am486 64
- 9 Electrical Data 66
- 9.2 Absolute Maximum Ratings 67
- 9.3 Operating Ranges 67
- 10 Switching Characteristics 69
- 10.2 60-MHz Bus Operation 72
- 10.3 50-MHz Bus Operation 74
- Figure 15. Diagrams Key 78
- Figure 16. CLK Waveform 78
- Figure 21. TCK Waveform 81
- Figure 22. TRST Timing 81
- 11 Timing Diagrams 82
- Figure 39. Special Cycle 89
- Start blank 90
- 13 Physical Dimensions 94
- 15 Pin Designations (Model 0) 96
- Functional Grouping 98
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